Altera社のIntel社による買収により，Quartusのバージョン，ダウンロード法が変わり，表示される画面が全て変更になった。このため，本書ではダウンロードサイトの変更，設計やシミュレーションの図を差し替え，FPGA評価ボードの変更などの改訂を行った。

★主要目次★
1．はじめに
1.1　ディジタルな表現
1.2　組合せ論理回路＝計算の実現
1.3　順序回路＝記憶を含む論理回路
2．ディジタル回路の入力
2.1　ディジタル回路の設計とは
2.2　組合せ論理回路の設計
2.3　順序回路の設計
2.4　図式入力とHDL入力
3．ハードウェア記述言語Verilog HDL
3.1　モジュール構成と宣言
3.2　値と型
3.3　素子とライブラリ
3.4　演算
3.5　回路記述部
3.6　Quartusにおける設計の流れ
4．シミュレーションによる動作検証
4.1　Verilog HDLによるテスト生成
4.2　Verilog HDLによるテストパターン生成と結果の表示
4.3　シミュレーション環境の整備
5．データの流れと制御の流れ
5.1　主記憶装置
5.2　命令とは何か
5.3　シーケンサ
6．命令セットアーキテクチャとアセンブラ
6.1　命令の表現形式とアセンブリ言語
6.2　命令セット
6.3　アドレシング
6.4　サブルーチンの実現
6.5　命令セットアーキテクチャの設計とアセンブラ
7．基本プロセッサの設計
7.1　設計の流れ
7.2　構成要素の設計
7.3　基本プロセッサ
8．基本プロセッサのシミュレーションによる検証
8.1　シミュレーションの手順
8.2　命令フェッチ部
8.3　データメモリ
8.4　実行部
8.5　書戻し部
8.6　レジスタファイル
8.7　基本プロセッサの全体シミュレーション
9．FPGAによる実装
9.1　FPGAの原理
9.2　設計の手順
9.3　FPGA上の実装
9.4　FPGAボード上のプログラム実行例
9.5　改良
付録
A．Quartus
B．ModelSim
C．基本プロセッサのVerilog HDL記述
D．FPGAボード
E．FPGAにダウンロードする基本プロセッサ（Verilog HDL）