SystemVerilogの最新仕様は，2018年2月21日に規格IEEE Std 1800-2017（以降，LRMと略称）として公開され，実質的にSystemVerilogの時代が到来したと言えます。LRMは多くの研究者，技術者による長年の努力の賜物として完成された1300ページにも及ぶ大作です。一方，LRMは標準規格であるが故に，ハードウェアを設計・検証する技術者の誰もが一度は目を通さなければならない言語仕様書です。然し，その必要性にもかかわらず，LRMは容易に理解できる英文で記述されているとは言えません。
　本書は，誰もがLRMを誤解なく解釈する事ができる様に基礎知識を提供します。即ち，本書は，SystemVerilogの根幹を成す基本機能，及び難解と考えられる機能を重点的，且つ徹底的に解説し，SystemVerilogを実践に適用する際に必要とされる準備を完全に確立します。
　本書は，SystemVerilog全般に関する基礎知識とその応用としてのRTLデザインのモデリングと検証の仕方の解説を含んでいるので，初心者，設計者，及び検証技術者に適しています。特に，データタイプ，クラス，インターフェースクラス，インターフェース，クロッキングブロック，並列処理タイミング制御，プロセス間通信機能，ランダムスティミュラス生成等に関する解説が含まれているので，設計分野だけでなく検証分野に関する知識も習得する事ができる他に類のない資料です。